WBG 반도체 중 SiC MOSFET은 고전압, 고속 스위칭, 고온 동작이 가능하여 전력전자 산업에서 핵심적인 요소로 사용된다. 하지만, SiC MOSFET은 고속 스위칭 특성으로 인해 오버슈트가 발생하게 되어 시스템의 안정성이나 신뢰성을 저하시킬 수 있다. 또한, SiC MOSFET은 고속 스위칭 특성으로 스위칭 손실은 저감할 수 있지만, EMI와 Noise를 크게 발생시킬 수 있다. 따라서, SiC MOSFET의 오버슈트와 스위칭 손실을 모두 줄일 수 있는 제어 방법이 요구되어지고 있으며, 능동 게이트 드라이버는 좋은 해결 방안으로 사용되어진다.
그림 1. Proposed Active Gate Driver
그림 1은 제안하는 능동 게이트 드라이버를 나타낸다. 이는 센싱 회로(Sensing Circuit), 제어 유닛 (Control Unit), 출력 회로 (Output Circuit)으로 구성되어있으며, 오버슈트 측정을 통해 스위칭 과도 구간을 분리하여 오버슈트와 스위칭 손실을 제어하는 구간을 분리한다. 이를 위해, 센싱 회로는 스위칭 과도 구간을 파악하고 오버슈트를 측정하며, 출력 회로는 Current Source Driver를 통해 SiC MOSFET을 구동시키며, 게이트 전류의 크기를 조절한다. 그리고 제어 유닛은 스위칭 손실을 계산하고 이를 기반으로 게이트 전류를 조정하여 스위칭 손실을 제어한다.
(a) (b)
그림 2. Swtiching Stage Detection using Triangle Simiarity Ratio (a) Turn-on, (b) Turn-off
(a) (b)
그림 3. Proposed Swtiching Waveforms (a) Turn-on, (b) Turn-off
그림 2는 삼각형 닮음비를 통해 스위칭 과도 구간을 분리하는 방법을 나타낸다. 제안하는 방법은 오버슈트와 스위칭 과도 시간을 측정하여 삼각형 닮음비를 통해 턴-온과 턴-오프에서 오버슈트와 스위칭 손실을 제어하는 구간을 분리한다. 그림3은 제안하는 능동 게이트 드라이버의 제어 방법을 나타내며, 분리된 스위칭 과도 구간을 바탕으로 오버슈트와 스위칭 손실을 독립적으로 제어하는 기법을 나타낸다.
그림 4. Proposed Loss Model
그림 4는 제안하는 손실 모델을 나타낸다. 스위칭 손실을 제어하기 위해서는 정확한 스위칭 손실을 계산하는 것이 요구되어진다. 제안하는 손실 모델은 측정된 오버슈트 값을 스위칭 손실 계산에 반영하여 스위칭 손실 계산의 정확도를 높인다.
(a) (b)
그림 5. Verification of Loss Model Accuracy Based on Drain-Source Voltage
(a) Turn-on (b) Turn-off
그림 5는 제안하는 손실 모델의 검증을 위해 부하 전압에 따른 스위칭 손실의 정확도를 나타낸다. 턴-온과 턴-오프에서 부하 전압은 400V, 500V, 600V로 가변하였으며, 이때 전압에 따른 최대 정확도는 턴-온에서 99.42%, 턴-오프에서 94.97%으로 계산되었다.
(a) (b)
그림 6. Verification of Loss Model Accuracy Based on Gate Current
(a) Turn-on (b) Turn-off
그림 6는 게이트 전류 변동에 따른 스위칭 손실의 정확도를 나타낸다. 턴-온과 턴-오프에서 계산된 손실 모델의 정확도는 각각 99.42%, 98.12%으로 계산되었다.
(a) (b)
그림 7. Verification of Overshoot Control Performance Based on Gate Current
(a) Turn-on (b) Turn-off
그림 7은 게이트 전류에 따른 오버슈트 제어 성능을 나타낸다. 턴-온에서는 전류 오버슈트를 최대 21.4%까지 저감할 수 있으며, 턴-오프에서는 전압 오버슈트를 최대 9.4%까지 저감할 수 있음을 나타낸다.
(a) (b)
그림 8. Verification of Switching Loss Control Performance Based on Gate Current
(a) Turn-on (b) Turn-off
그림8은 게이트 전류에 따른 스위칭 손실 제어 성능을 나타낸다. 턴-온에서는 동일 오버슈트 조건에서 턴-온 손실을 최대 40.95%까지 저감할 수 있으며, 턴-오프에서는 동일 오버슈트 조건에서 턴-오프 손실을 최대 23.02%까지 저감할 수 있음을 나타낸다. 이를 통해 스위칭 손실과 오버슈트가 독립적으로 제어가 가능함을 알 수 있다.
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본 기술은 대한민국 특허법 및 국제 특허협력조약에 의해 권리를 보호 받으며, 독점적 권리는 한양대학교 전력전자연구실에 있습니다.
최근 전력전자는 신재생 에너지, 전기자동차, 항공 우주 산업등 다양한 분야에 적용되고 있으며 이에 따라 높은 효율,전력밀도, 그리고 높은 신뢰성을 갖는 전력변환장치에 대한 수요가 증가하고 있다. LLC 공진형 컨버터는 널리 사용되는 DC-DC 전력변환장치 중 하나로, 소프트 스위칭과 고주파 스위칭을 통해 앞서 설명한 현대 전력전자의 요구사항을 충족할 수 있는 핵심 전력변환장치이다.
그림1. Design of LLC Resonant Converter.
이러한 LLC 공진형 컨버터는 우수한 장점이 있음에도 불구하고, 그림1과 같이 스위치, 자성체, 커패시터 및 기타 여러 부품과 같은 다양한 설계 변수뿐 아니라 설계 변수간의 제약조건, 복잡성 및 상관 관계도 함께 고려해야 하므로 이를 모두 고려하여 컨버터를 잘 설계하는 것은 어렵다. 따라서, 변수의 다양성, 의존성 및 복잡성 등의 어려움을 극복하여 LLC 공진형 컨버터를 설계 하는 것이 중요하며 이때 각 설계 변수 및 제한조건, 달성하고자 하는 목표를 효과적으로 고려할 수 있는 최적 설계를 수행하며 이를 통해 전력 변환 장치의 고효율, 고밀도 및 고성능을 달성할 수 있다.
그림2. Proposed multi objective optimal design method.
그림 2는 제안하는 LLC 공진형 컨버터의 종합 다목적 최적설계 구조를 나타낸 그림으로 첫번째 단계는 다목적 최적설계 문제를 정식화를 수행하며, 두번째 단계는 복합해석모델을 이용하여 통합형 구조 기반 최적설계를 수행한다. 이후 세번째 단계에서 최적설계점을 찾기 위한 다목적 유전 알고리즘과 같은 다목적 최적화 알고리즘을 적용하여 최적해를 도출하는 단계이다. 구체적으로 첫번째 단계에서는 용량, 입력 전압, 출력 전압과 같은 동작 조건을 고려한 다목적 최적 설계 문제를 파악하고 효율 최대화 및 부피 최소화 같은 목적함수를 선정한다.
그림3. Integrated structure based optimal design with hybrid analysis model
다음 단계에서는 그림 3과 같이 통합형 최적설계 구조 내의 상호 연계변수를 이용하여 LLC 공진형 컨버터 모든 설계 변수 정리하는 단계로 각 상호 변수의 관계성을 파악하기 위해서는 복합해석모델이 활용된다. 구체적으로 AI 기반 해석모델을 통해 자성체 설계변수 및 상호 연계 변수의 관계성을 파악하고 이들의 관계를 정리한다. 마찬가지로 개선된 수식 기반 해석모델을 통해 상호 연계 변수와 공진 네트워크 및 컨버터 설계변수의 관계성을 파악하고 정리하여 통합형 구조를 통해 본 연구에서 제안하는 통합형 다목적 최적설계를 수행할 수 있다.
(a) (b)
그림4. The comparison of efficiency according to various parameters of LLC resonant converter (a) resonant frequency (b) resonant Inductance
그림 4는 LLC 공진형 컨버터의 다양한 설계변수를 직접 변경함에 따라 제안된 기법에서 도출된 최적설계점이 실제 최적의 설계 점인지를 확인하는 과정이다. 그림 4 (a)는 공진주파수의 크기를 변경함에 따라, 그림 4 (b)는 공진 인덕턴스 크기를 변경함에 따라 측정한 결과 도출된 최적설계점에서 최고 실측 효율 값을 나타냄을 확인하였다. 이 뿐만 아니라 턴 수비, 자화 인덕턴스 크기, 자성체 코어의 종류 등 다양한 설계 변수를 변경함에 따라 제안하는 기법을 통해 도출된 최적설계점의 최적성을 검증하였다.
(a) (b)
그림5. Performance comparison of efficiency and volume (a) conventional method (b) proposed method
그림 5는 기존 기법인 순차적 구조의 최적 설계와 본 연구에서 제안하는 통합형 구조의 최적설계의 성능을 비교하기 위해 실제 기법 별 도출된 최적설계점을 토대로 시작품 제작 및 실측 값을 비교한 그림이다. 그림 5 (a)는 기존 기법 기반 도출된 최적설계점의 파레토 집합이며 그림 5 (b)는 제안하는 기법 기반 도출된 최적설계점의 파레토 집합이다. 제안된 기법을 통해 도출된 최적설계점에서의 시작품의 효율 실측 값은 96.5[%]로 기존 기법을 통해 도출된 최적 설계점에서의 시작품 효율 실측 값인 95.4[%]보다 1.1% 정도 높았으며 이를 통해 기존 기법 대비 제안한 기법을 통해 효율을 1~1.5%정도 향상시킬 수 있음을 확인하였다. 또한 부피의 경우 제안하는 기법의 경우 620.3[cm3]로 측정되었으며 기존 기법은 681.7[cm3]로 측정되었습니다. 이를 통해 전력밀도의 경우도 10% 정도 향상시킬 수 있는 최적설계를 진행할 수 있었다. 결론적으로 제안하는 최적설계 기법을 통해 기존 기법대비 고효율 고밀도를 달성할 수 있는 설계점을 제공할 수 있음을 확인할 수 있다.
그림6. The comparison of computation time between conventional method and proposed method based on number of design set
그림 6은 설계 가짓수가 증가함에 따라 제안하는 기법 및 기존 기법의 연산시간을 비교하는 그림으로 가짓수가 늘어남에 따라 기법 간의 연산 시간차이가 점차적으로 증가함을 알 수 있으며 10,000(개)를 기준으로 기존 기법은 26,000분이 소요되는 반면 제안하는 기법은 대략 절반 정도인 14,000분이 소요됨을 알 수 있다. 결론적으로 제안하는 기법은 연산시간 측면에서도 기존 기법 대비 효과적으로 다목적 최적설계를 수행함을 확인하였다.
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DC Local Grid는 다수의 신재생 에너지원 기반 분산 전원, 에너지 저장장치 및 부하로 구성된 전력 시스템으로, 직류 기반의 운영을 통해 낮은 전력변환단계로 인한 높은 효율성과 별도의 무효전력 및 주파수 제어가 필요 없는 제어 단순성이라는 장점을 가진다. DC Local Grid의 제어 전략에 있어 중앙 제어기가 모든 제어기들을 관리하는 중앙 집중형 방식이 아닌, 각 컨버터의 제어기에서 독립적으로 제어를 수행하는 분산 제어 방식에 관한 관심이 증가하고 있다.
그림 1. Bidirectional Interlinking Converter: (a) Grid Following Control. (b) Grid Forming Control.
그림 1은 DC Local Grid 내 양방향 인터링킹 컨버터(BIC) 의 두 가지 제어 전략인 Grid Following 제어 방법과 Grid Forming 제어 방법을 보여준다. Grid Following 컨버터는 계통 전압으로부터 위상을 추출하여, 위상에 맞추어 전류를 주입하는 방식으로 동작한다. 이때, 계통의 전압이 불안정한 Weak Grid에서 Grid Following 제어는 불안정하게 동작할 가능성이 높다. 반면, Grid Forming 컨버터는 특정한 전압 크기와 위상을 출력하는 방식으로 동작하여, 약계통에서도 안정적으로 제어가 가능하며 많은 연구적 관심을 받고 있다. 하지만, Grid Forming 제어와 분산 제어를 통합하는 연구는 아직 미흡한 실정이다.
그림 2. Proposed Distributed Grid Forming Control.
그림 2는 Weak Grid 환경에서 DC Local Grid의 안정성을 확보하기 위해 제안한 분산형 Grid Forming 제어 방식을 보여준다. 제안된 방법은 크게 두 가지 단계로 구성된다. 첫 번째는 DC 전압 공칭값과 AC 유효 전력을 기반으로 DC 전압 목표치를 조정하는 Droop 단계이다. 두 번째는, 조정된 DC 전압 목표치와 DC 전압 측정치 간의 차이를 이용해 Grid Forming 출력 주파수를 제어하는 단계이다. 이때, q축 전압 주입을 통하여 안정적인 Grid Forming 동작이 가능하도록 설계되었다. 또한, Droop 제어에서 AC 유효 전력을 사용하여 DC 전류 센서를 필요로 하지 않도록 하였으며, Droop 제어와 Grid Forming 제어의 결합으로 발생할 수 있는 진동 문제를 완화하기 위해 notch filter를 도입하였다.
그림 3. (a) Pole-zero map for increasing RD. (b) Bode plot comparison with and without notch filter.
그림 3은 소신호 모델링을 통해 Droop 계수 RD 증가에 따른 시스템의 극점 이동과 notch filter의 효과를 분석한 결과를 보여준다. 그림 3.(a)에서, RD가 증가함에 따라 시스템의 극점이 오른쪽으로 이동하여 시스템이 불안정해지는 것을 확인할 수 있다. 그림 3.(b)에서는, notch filter가 없는 경우 불안정한 진동이 발생하지만, notch filter를 적용하면 이러한 불안정성이 완화됨을 알 수 있다.
그림 4. Comparison of simulation results for DC Local Grid: (a) Grid Following-based distributed control. (b) Proposed distributed Grid Forming control.
그림 4는 제안된 분산형 Grid Forming 제어의 유효성을 검증하기 위해 기존 Grid Following 기반 분산 제어와의 시뮬레이션 결과를 비교한 것이다. 그림 4.(a)에서, 15초에 Short Circuit Ratio (SCR)이 2로 낮아져 Weak Grid 상태가 되면 Grid Following 방식은 불안정하게 동작함을 확인할 수 있다. 그림 4.(b)에서는 제안된 분산형 Grid Forming 제어 방식이 SCR=2인 Weak Grid 환경에서도 안정적으로 동작하며, BIC와 ESS의 출력 전력이 유사한 결과를 통해 분산 제어가 적절히 수행됨을 알 수 있다.
그림 5. System response comparison for increase droop coefficient RD: responses with notch filter (Red) and without notch filter. (Blue)
그림 5는 Droop 계수 RD 증가에 따른 시스템 응답을 notch filter 유무로 비교한 것이다. notch filter가 없는 경우, RD 증가에 따라 불안정성이 발생함을 확인할 수 있지만, notch filter가 있는 경우 이러한 불안정성을 완화하며 안정적인 동작이 가능함을 알 수 있다.
그림 6. Step response of dc voltage reference: System response comparison for cases (a) without notch filter. (b) with notch filter.
그림 6은 DC 전압 지령을 계단 변경 시 notch filter 유무에 따른 시스템 응답을 비교한 것이다. notch filter가 없는 경우, DC 전압 제어 시 진동이 발생하지만, notch filter를 적용하면 이러한 진동이 완화되며 안정적인 동작이 가능함을 확인할 수 있다. 따라서, 제안된 분산형 Grid Forming 제어는 Droop 제어와 Grid Forming 제어의 결합으로 발생하는 진동 문제를 notch filter로 완화하였으며, Weak Grid 환경에서도 안정적인 분산 제어 성능을 입증하였다.
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Wide bandgap (WBG) 전력 반도체인 Silicon carbide (SiC)와 gallium nitride (GaN)는 고밀도 달성과 고온에서도 안정적인 작동이 가능하며, 스위칭 성능 또한 매우 뛰어나다. 현대 전력 전자 산업에서 이러한 WBG 전력 반도체는 가전제품, 전기차 충전기, 산업용 전원 등 다양한 분야에서 활용되며, 높은 효율과 신뢰성을 요구한다. 그러나 WBG 전력 반도체는 기존의 실리콘 (Si) 전력 반도체와 비교하여, 높은 di/dt와 dv/dt 특성을 가지고 있다. 그리고 회로 단락이 발생했을 때 견딜 수 있는 시간이 훨씬 짧다는 문제점이 존재한다. 따라서 WBG 전력 반도체를 안정적으로 구동하기 위해선 강인한 스위칭 노이즈 내성과 빠른 단락 보호 회로가 요구된다.
그림 1. Conventional desaturation detection method.
(a) Conventional circuit of Gate Based Desaturation detection. (b) Main Waveform.
그림 1 (a)은 기존의 게이트 기반 desaturation 보호 회로를 보여준다. 이 회로는 device under test (DUT)의 전압을 센싱하여 desaturation 상황을 검출하는 방식이다. 그림 1 (b)는 이 회로의 주요 파형이다. 센싱되는 전압 vs는 저항에 의해 분배된 게이트 전압, Desat 다이오드 D1의 포워드 전압, 그리고 DUT에 걸리는 전압의 합으로 구성됩니다. DUT에 흐르는 전류가 증가하면 센싱 전압도 상승합니다. 이 센싱 전압은 폴트 레퍼런스 전압과 비교되어, 폴트 레퍼런스 전압을 초과할 경우 고장 신호를 발생시킨다.
기존 방법의 한계점은 고효율을 위해 낮은 Rds(on)을 선정할 경우 vs의 센싱 민감도가 낮아진다는 점이다. 또한, 높은 전압에서 DUT를 구동할 때는 Desat 다이오드 D1의 수가 증가하여, 정상 상태에서의 vs가 증가한다. 이는 마진 전압을 낮추고 노이즈로 인한 오동작의 가능성을 높인다.
그림 2. Proposed desaturation detection method.
(a) Proposed circuit of Gate Based Desaturation detection. (b) Main Waveform.
이러한 한계점을 해결하기 위해 본 연구에서는 제너 다이오드와 비반전 증폭기를 사용하여 마진전압을 확보하고 vs의 센싱 민감도를 향상시켰다. 제안한 회로는 그림 2(a)와 같다. 그리고 그림 2(b)는 제안한 회로의 주요 파형이다. 첫 번째 파형은 게이트 전압, 두 번째 파형은 게이트-소스 전압, 세 번째 파형은 DUT의 드레인-소스 전압을 나타낸다. 네 번째 파형은 센싱 전압과 폴트 래퍼런스 전압을 보여주며, 여기서 vs와 래퍼런스 전압의 차이가 마진 전압이다. 이 마진 전압을 증가시키기 위해 본 연구에서는 제너 다이오드를 도입하였다. 이로 인해 vs가 제너 다이오드의 전압만큼 감소하게 되었다. 이 파형은 주황색으로 강조하였다. 추가로, 센싱 민감도를 높이기 위해 k배의 이득을 가지는 비반전 증폭기를 사용하였다. 이를 통해 민감도가 k배 증가함을 파형에서 확인할 수 있다. 결과적으로 제너 다이오드와 증폭기의 사용은 센싱 민감도를 향상시키고 충분한 마진 전압을 확보할 수 있다.
그림 3. Experimental waveforms of the short-circuit test under 500 V dc voltage.
(a) Situation on Fault Under Load. (b) Situation on Hard Switching Fault.
그림 3은 fault under load (FUL)과 hard switching fault (HSF) 상황에서 검증한 파형이다. FUL에서는 35ns에 검출하였고, IC 딜레이를 거쳐서 총 390ns 이후에 정상적으로 DUT를 정지함을 확인하였다. 또한, HSF 상황에서는 210ns에 검출, 총 530ns에 정지함을 확인하였다. 두 가지 상황 모두 정상적으로, 그리고 매우 빠르게 검출함을 알 수 있다.
그림 4. Experimental waveforms of the sensing sensitivity.
(a) Without Zener Diode. (b) With Zener Diode.
그림 4는 제너 다이오드 유무에 따른 센싱 민감도를 보여준다. 그림 4(a)의 경우 제너 다이오드 없이 증폭기만 사용하여 측정한 결과이고, 그림 4(b)는 제너 다이오드와 증폭기를 사용하였다. 제너 다이오드 덕분에 증폭비를 더울 증가시킬 수 있었고 이에 따라 센싱 민감도도 50.667mV/A에서 92.667mV/A로 증가됐다.
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그림 1. CLLC resonant converter topology.
CLLC 양방향 공진형 컨버터는 양방향 전력 전송이 가능하며, 소프트 스위칭 및 고주파수 동작을 통해 고효율,고밀도를 만족하는 장점을 가진다. 이에 대한 회로도는 그림 1에 나타나있다. 이와 같은 장점을 갖고 성능을 향상시키기 위해서는 정확한 설계가 필요하다. 이는 정확한 설계는 회로 분석이 선행되어야 가능하며, 정확한 분석을 위한 다양한 기법에 대한 연구가 진행되고 있다.
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(a) | (b) |
그림 2. CLLC resonant converter analysis method (a) FHA method (b) Symmetric TDA. | |
이를 분석하기 위해 기존에 선행되었던 분석 기법에 사용된 회로들을 그림 2에 나타낸다. 그림 2의 (a)는 FHA 기법으로 기본파에 대한 성분만을 고려하여 해석하는 기법이다. 이는 근사화를 수식을 간단하게 표현하여 전압 및 전류를 도출한다. 하지만 이는 제3차, 5차등 다양한 고조파를 반영하지 못하여 다양한 조건에서 정확도가 떨어진다. 그림 2의 (b)는 1,2차측의 공진 주파수가 동일할 때 TDA 기법을 적용하는 것으로 전압과 전류를 시간 기반 방정식으로 표현하여 (a) 기법의 한계점인 정확도 측면에서 향상시켰다. 하지만 1,2차측의 공진 주파수가 상이한 비대칭형 구조에서는 이와 같은 기법 적용시 정확도가 떨어지는 문제점이 발생한다.
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(a) | (b) |
그림 3. CLLC resonant converter Operation states
(a) P State (b) N State.
1,2차측위 공진 주파수를 각각 고려하기 위해 그림 3과 같이 1,2차측을 등가화하지 않고 각각의 공진 주파수를 반영하여 분석을 진행하는 기법이다. 제안한 기법은 1,2차측의 위상차로 인해 생기는 공진 네트워크의 전압과 전류의 오차를 줄여 정확도를 높인다. 그림 3의 (a)는 P 동작 상태의 회로를 나타내며 2차측 전압이 양의 극성을 가질 때이며, (b)는 N 동작 상태로 2차측 전압이 음의 극성인 경우를 나타낸다.
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(a) | (b) |
그림 4. CLLC Converter Current waveforms Comparsion (a) TDA method (b) Circuit Simulation | |
그림 4는 제안한 기법의 유효성을 검증하기 위해 CLLC 공진형 컨버터의 주파수를 가변함에 따라 공진 네트워크의 전류에 대한 파형을 나타낸다. 그림 4의 (a)는 제안한 TDA 기법을 통한 전류 파형이며 (b)는 회로 시뮬레이션 기반의 회로이다. 이를 통해 비대칭형 구조에 제안한 기법은 정확도 높게 전류를 추정하며 시간에 따라 변화하는 전류를 모사할 수 있다.
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(a) | (b) |
그림 5. CLLC Converter Current waveforms Comparsion (a) fs<fr (b) fs>fr | |
그림 5는 제안한 기법을 주파수 가변하였을 때의 출력 전압에 대한 비교를 나타낸다. 그림 5의 (a)는 스위칭 주파수가 공진 주파수보다 작은 조건에서의 비교이며, (b)는 스위칭 주파수가 공진 주파수보다 높은 조건에서의 비교이다. 해당 기법의 최대 오차는 3%이내로 높은 정확도를 갖는것을 확인하였다.
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DC Local Grid는 다수의 신재생 에너지원 기반 분산 전원, 에너지 저장장치 및 로컬 부하로 구성된 소규모 전력 시스템으로 직류로 운영하여 낮은 전력변환단계로 인한 높은 효율 및 별도의 무효전력이나 주파수 제어가 필요하지 않는 제어 단순성 등의 장점을 가진다. 이러한 DC Local Grid 운영 전략 중 분산 제어로 운영 시 선로 임피던스로 인한 전력 불균형과, 신재생에너지의 간헐성으로 인한 과도한 전력변동성이 발생하여 시스템을 운영하는데 불안정한 문제점을 가진다.
그림 1. Conventional control methods.
(a) SoC based droop control. (b) average voltage sharing control.
(c) ramp rate control.
그림 1은 앞선 문제점을 해결하기 위한 각각의 단일 기법들이다. SoC 기반 드룹 제어는 SoC에 따라 전압 레퍼런스를 조정하여 출력 전력을 조정한다. 이에 따라 DC Local Grid 내 2대 이상의 ESS로 운영 시 SoC 균등화를 달성할 수 있다. AVS 제어는 각 컨버터의 평균 출력 전압과 공칭 전압을 비교하여 옵셋 전압을 만들어 떨어진 전압을 보상할 수 있다. 출력 변동성 제어 기법은 과도한 출력변동성을 ESS의 충.방전을 통해 완화시킬 수 있다. 하지만 앞선 단일 기법들은 각 목적에 대해서만 해결 가능하며 동시에 모든 문제점을 해결할 수 없다.
그림 2. Proposed DC Local Grid distributed control
그림 2는 기존 단일 기법들을 통합하여 제안한 DC Local Grid 분산 제어 기법이다. 제안한 기법은 기존 단일 기법들의 장점을 모두 가져오기 위해 3가지 기법을 통합한 제어 구조를 개발했다. 이를 통해 선로 임피던스로 인한 전력 불균형 및 전압 강하와 신재생 에너지의 과도한 출력 변동성을 동시에 해결할 수 있다.
그림 3. Simulation results: SoC, active power, voltage
(a) Before applying control method (b) After applying control method
그림 3은 제안한 기법의 유효성을 검증하기 위해 ESS의 SoC와 ESS와 AC Grid의 출력 전력, 각 컨버터의 전압 파형을 나타낸다. ESS의 SoC는 제안한 기법을 적용하여 SoC 균등화를 달성하고, ESS의 안정영역 내로 동작한다. ESS와 AC Grid는 서로 간에 적절한 전력 분배를 달성하며, 각 ESS의 출력 전력이 균등화 되는 것을 확인할 수 있다. 각 컨버터의 전압은 제안한 기법을 적용했을 때, 1% 이내로 안정적인 운영이 유지됨을 확인하였다.
그림 4. Simulation results: Ramp rate limit
(a) Before applying control method (b) After applying control method
그림 4는 AC Grid로 나가는 출력 전력의 출력 변동성을 검증한 파형으로, 제안한 기법 적용 전에는 선정한 변동률인 10% 이외로 많이 위반되는 반면, 제안한 기법 적용 후에는 선정한 변동률 10% 이내로 많이 완화됨을 확인하였다.
그림 5. Comparison of voltage pu by PV power
그림 5는 제안한 기법 적용 전, 후의 신재생 에너지 수용률 비교를 위한 그래프로, 제안한 기법 적용 전은 신재생에너지 발전량인 약 30.71MW에서 전압 1.01pu를 초과하게 된다. 하지만 제안한 기법 적용 후, 신재생 에너지 발전량 약 48.08MW에서 전압 1.01pu 넘는 것을 확인하여 DC Local Grid 내에서 제안한 기법 적용 시 기존 기법 대비 수용률 약 56.56% 증가한 것을 확인했다.
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제 10차 전력수급기본계획에 따라 2036년 국내 서남해 지역인 전북 서남권에 2.4GW, 전남 신안에 8.2GW의 대규모 해상풍력단지가 조성될 계획이다. 해상풍력 연계 시 발전 변동성에 의해 단락비가 낮아지고, 전압 및 주파수가 불안정해지고, 계통의 불안정성이 증가하는 문제가 발생하게 된다. 부하와 발전기로 이루어진 기존 계통망은 전압과 주파수가 일정하게 유지되고 있는데 해상풍력단지가 기존 계통망과 연계 시 전압과 주파수가 불안정해지게 된다. 전압이 불안정해지는 부분은 STATCOM을 통해 주파수가 불안정해지는 부분은 ESS를 통해 해결가능하지만 STATCOM과 ESS를 합쳐놓은 E-STATCOM을 통해 위의 문제를 모두 해결 가능하다. 따라서, 해상풍력 연계 시 계통 안정화를 위해 E-STATCOM 모델 개발 및 검증이 필요로 하며 이에 대한 영향 평가를 위해 제 10차 DB기반의 해상풍력 연계 계통 모델링을 PSCAD로 진행하였다.
그림 1은 제안하는 E-STATCOM EMT 해석 모델이다. MMC STATCOM, DC/DC 컨버터, ESS로 구성된다.
그림 1. E-STATCOM EMT analysis model.
그림 2는 E-STATCOM의 제어 블록도를 나타내고 있다. E-STATCOM은 MMC STATCOM 제어부와 ESS 및 DC/DC 컨버터 제어부로 구성되어있다. MMC STATCOM 제어부는 AC 계통 전압 제어, DC단 계통 전압 제어, 전류 제어, 순환전류 제어, PLL 제어로 구성되어 있으며 ESS 및 DC/DC 컨버터 제어부는 주파수 피드백 제어와 유효전력 및 전류 제어로 이루어진 이중제어구조로 구성되어 있다.
그림 2. MMC STATCOM, ESS, and DC/DC converter control block diagram.
그림 3은 연계 모선 별 E-STATCOM의 연결 전 후의 결과를 보여준다. 그림 3-(a)는 전압 측면에서의 결과를 보여주며 그림 3-(b)는 주파수 측면에서의 결과를 보여준다.
그림 3. Each linked bus before and after E-STATCOM connection.
(a) Voltage. (b) Frequency.
그림 4는 부하 연결 시 보상 유효전력량에 따른 E-STATCOM의 연결 전 후의 결과를 보여준다. 그림 4-(a)는 전압 측면에서의 결과를 보여주며 그림 4-(b)는 주파수 측면에서의 결과를 보여준다.
그림 4. Fluctuation according to compensated active power of E-STATCOM at load connection.
(a) Voltage. (b) Frequency.
그림 5는 발전량에 따른 E-STATCOM의 연결 전 후의 결과를 보여준다. 그림 5-(a)는 전압 측면에서의 결과를 보여주며 그림 5-(b)는 주파수 측면에서의 결과를 보여준다. 위의 영향 평가 방법에 대한 방법론을 통해 E-STATCOM 이용에 대한 가이드를 제시하며 E-STATCOM을 통한 계통의 안정적인 운영을 달성하였다.
그림 5. Change before and after E-STATCOM connecion according to power generation.
(a) Voltage. (b) Frequency.
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최근 전력변환장치의 고효율화, 고밀도화로 인하여 스위칭 주파수가 점점 증가하고 있으며 이로 인한 EMI (Electromagnetic Interference) 전도 노이즈 문제가 심각해지고 있다. 일반적으로 EMI 전도 노이즈를 저감하기 위한 보편적인 방법은 EMI 필터의 적용이다. 그러나, 이러한 EMI 필터는 반복적인 실험 및 사양의 수정을 통해 설계 과정의 마지막 단계에서 최적화된다. 따라서, 이로 인한 비용 및 시간의 증가를 막기 위해서는 설계 과정의 초기 단계에서부터 전력변환장치의 EMI 전도 노이즈 특성을 해석하여 EMI 성능을 사전에 예측하는 방법이 필요하다. 한편, 이러한 EMI 필터의 크기가 전력밀도에 영향을 미치기 때문에 EMI 필터 없이 공통모드 노이즈를 저감하기 위한 다양한 방법들이 연구되고 있다.
표 1은 EMI 전도 노이즈를 해석하기 위한 수치 해석 기법인 유한 요소 기법 (FEM)과 부분요소 등가회로 (PEEC) 기법의 비교를 보여준다. FEM은 해석 정확도가 높지만 해석 시간이 오래 걸리고 Field 해석이기 때문에 시간영역 시뮬레이션에서는 해석이 불가능하다. 반면, PEEC 기법은 1GHz 이상에서는 해석 정확도가 떨어지지만 해석 시간이 짧고 Circuit 해석이기 때문에 시간영역 시뮬레이션에서 해석이 가능하다. 따라서, 150kHz에서 30MHz까지 시간 영역 시뮬레이션을 이용해 EMI 전도 노이즈를 해석하는 데엔 PEEC 기법을 사용하는 것이 더욱 효율적이다.
표 1
Numerical Analysis Techniques
그림 1은 EMI 전도 노이즈 해석을 위한 PEEC 기반 Semi-Bridgeless PFC의 EMI 해석 모델 구축의 순서도이다. 제안하는 순서도는 총 6단계로 구성되며 PEEC 기법을 사용해 Semi-Bridgeless PFC의 실제 실험 환경과 기생성분과 관련된 요소를 고려한다.
그림 1. EMI analysis model construction flowchart.
그림 2는 EMI 해석 모델 구축의 순서에 따라 구축된 통합 시뮬레이션 모델을 보여준다.
그림 2. Semi-bridgeless PFC integrated simulation model.
이러한 통합 시뮬레이션 모델은 CrM 제어의 주파수를 낮춰 주파수를 전반적으로 성형한 제어 기법인 FSM (Frequency Shaping Method) 제어를 한다. 그림 3은 FSM 제어를 위한 전압제어기와 전류제어기의 구성을 보여준다. FSM 제어기법의 구현을 위해 Closed loop 회로 구성을 적용하였다.
그림 3. Simulation controller. (a) Voltage controller. (b) Current controller.
그림 4는 EMI 해석 결과이다. 실제 측정한 EMI 전도 노이즈 Peak 값과 통합 시뮬레이션 모델의 EMI 전도 노이즈 Peak 값의 추이가 유사하고 150kHz – 30MHz 전 대역에서 Peak 값 기준 79% 이상의 정확도를 확보함에 따라 실측과 시뮬레이션 간 좋은 상관관계가 도출된 것을 확인할 수 있다.
그림 4. EMI conduction noise results between measurement and simulation.
그림 5-(a)는 공통모드 노이즈 저감의 예로 추가적인 EMI 필터의 크기 증가 없이 공통모드 노이즈를 저감할 수 있는 Inverse coupling inductor model의 모습을 보여준다. 그림 5-(b)는 Inverse coupling inductor model을 등가회로 변환한 결과를 보여주며 그림 5-(c)는 그림 5-(b)를 Y-delta 네트워크 변환한 결과를 보여준다. Y-delta 네트워크 변환을 통해 π 네트워크 회로를 얻을 수 있다.
그림 5. (a) Inverse coupling inductor model.
(b) Inverse coupling inductor model equivalent circuit.
(c) Inverse coupling inductor model π network circuit.
그림 6은 Semi-Bridgeless PFC를 공통모드 노이즈 단순화 모델로 구축한 후 Inverse coupling inductor 모델의 π 네트워크 회로를 적용한 모습을 보여준다. 이때, π 네트워크 회로의 오른쪽 Leg의 음의 커패시터와 커패시터 CS1 (CS2)이 병렬이 된다. 따라서, 두 커패시터의 정전용량이 같다면 커패시터의 효과가 상쇄될 수 있다. 이때, CS1 (CS2)은 스위치와 방열판 사이의 기생 커패시터이기 때문에 공통모드 노이즈의 경로를 유발하며 이러한 커패시터의 효과를 상쇄한다면 공통모드 노이즈를 저감할 수 있다.
그림 6. Inverse coupling inductor model application.
그림 7은 공통모드 노이즈 저감을 검증하기 위해 그림 2의 Semi-Bridgeless PFC의 통합 시뮬레이션 모델에 Inverse coupling inductor model를 적용한 결과를 보여준다. Inverse coupling inductor 모델을 적용했을 때 4MHz 부근을 제외한 전반적인 대역에서 공통모드 노이즈의 저감이 확인됐으며 특히, 30MHz 부근의 고주파 대역에서는 공통모드 노이즈가 최대 20dBμV 감소하는 것을 확인하였다.
그림 7. Performance verification results of common-mode noise reduction techniques.
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현대 전력전자 산업에서는 DC-DC 컨버터가 다양한 분야에 적용되고 있다. 이 중LLC 공진형 컨버터는 영-전압 스위칭 (ZVS), 영-전류 스위칭 (ZCS)를 통해 높은 효율을 달성할 수 있다. LLC 공진형 컨버터에서 변압기는 입력과 출력사이의 절연, 공진 네트워크를 통한 높은 승압비를 달성할 수 있지만 입력전류의 크기, 많은 턴 수, 손실 등의 이유로 컨버터의 구성요소 중 가장 큰 부피를 차지한다. 이러한 컨버터의 고밀도화를 달성하기 위해서는 변압기의 최적설계가 필요하다.
그림 1-(a)는 기존 자기등가 모델은 자속의 이동경로를 직각으로 고려해 인덕턴스 예측의 정확하지 않다는 단점을 가진다. 그림 1-(b)는 유한요소해석 시뮬레이션을 통한 자속의 이동경로를 보여준다. 코너 부분에서의 실제 자속의 이동경로를 고려하면 더 정확한 인덕턴스 예측이 가능하다. 그림 1-(b)는 곡선화된 자속의 이동경로를 반영한 향상된 자기등가 모델을 보여준다.
그림 1. (a) Conventional magnetic flux path model.
(b) Actual magnetic flux path using FEA simulation. (c) Actual magnetic flux path model.
프린징 효과는 코어의 유효 단면적을 증가시켜 인덕턴스 예측 정확성을 저하시키는 주요 원인으로 이를 고려하는 것은 중요하다. 그림 2는 프린징 효과를 고려하기 위한 해석 모델을 보여준다.
그림 2. Fringing effect flux path model in EE core.
그림 3은 실제 자속의 이동경로와 프린징 효과를 고려한 향상된 자기등가 모델을 보여준다. 이를 이용해 인덕턴스 예측의 정확도를 향상시킬 수 있다.
그림 3. Magnetic equivalent model considering actual magnetic flux and fringing effect.
그림 4는 제안한 자기등가 모델의 정확한 인덕턴스 예측의 유효성 검증을 위해 기존 방법과 제안하는 방법을 실제 측정값과 비교한 결과를 보여준다. 그림 4-(a)는 공극 0.6mm에서 인덕턴스 측정 결과를 보여주며 그림 4-(b)는 공극 0.8mm에서 인덕턴스 측정 결과를 보여줍니다. 공극 0.6mm에서 평균 오차율 21.33%에서 7.88%로 감소하였고, 공극 0.8mm에서 평균 오차율 27.04%에서 9.58%로 감소하였다. 이를 통해 향상된 인덕턴스 예측 정확성을 확인하였다.
그림 4. Magnetizing inductance value according to the primary turn ratio and air gap.
(a) air gap = 0.6 mm. (b) air gap = 0.8 mm.
그림 5는 제안하는 변압기 최적 설계 기법 Flowchart이다. 제안하는 Flowchart는 총 8단계로 구성되며 변압기 부피, 손실, 자속 포화 등 효율과 전력밀도, 신뢰성과 관련된 요소를 고려한다.
그림 5. Flowchart for proposed optimal transformer design technique.
그림 6은 제안하는 변압기 최적설계 기법을 적용한 결과이다. 최적 설계점이 모여 있는 Pareto-front를 얻어내는데 약 10,000개의 평가를 진행하였고, 시간은 20초 정도 소요된다. 이를 통해 최적 설계점을 빠른 시간 안에 얻을 수 있음을 확인하였다.
그림 6. Result of proposed optimal transformer design technique.
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Silicon carbide (SiC) 및 gallium nitride (GaN)과 같은 wide bandgap (WBG) 전력 반도체의 높은 임계 전계에 따른 낮은 도통 저항, 빠른 스위칭 장점은 전력변환장치의 높은 효율과 우수한 전력밀도의 구현을 가능케 하고 있다.그러나 WBG 전력 반도체는 Si 전력 반도체와 비교하여 짧은 short-circuit withstand time (SCWT)을 갖기 때문에 단락 보호에 어려움을 겪고 있다. SiC 전력 반도체의 SCWT는 보통 수 μs이며, GaN 전력 반도체는 수백 ns의 짧은 SCWT을 갖는다. 따라서 WBG 전력 반도체가 다양한 전력변환 응용분야에서 신뢰성을 확보하기 위해서는 빠른 단락 보호가 중요하다.
그림 1. Proposed gate-voltage-driven desaturation short-circuit protection circuit.
그림 1은 discrete 소자에 적용된 제안한 게이트 전압 구동형 desaturation 단락 보호 회로를 나타낸다. 제안한 단락 보호 회로는 3개의 저항 (R1, R2, R3), 3개의 다이오드 (D1, D2, D3), 커패시터 C1 그리고 비교기로 구성된다. 회로 단락이 발생하여 드레인 전류가 증가하면 드레인-소스 전압이 또한 증가하게 되는데, 이때 보호 회로의 측정 전압 vs이 기준 전압 V*를 초과하게 되면 회로 단락이 검출된다.
(a) (b)
그림 2. Key waveform of proposed protection circuit during switching transients (a) turn-off transient. (b) turn-on transient.
그림 2는 스위칭 과도 상태에서 제안한 단락 보호 회로의 동작을 보여준다. Turn-on 과도상태에서 드레인-소스 전압의 방전 이후 발생하는 ringing은 보호 회로의 측정 전압에 oscillation을 유발하며, turn-off 과도상태에선 드레인-소스 전압의 dv/dt가 측정 전압에 전압 상승을 유발한다. 그러나 제안한 회로의 D2는 C1의 방전 경로를 제공함과 동시에 turn-off 스위칭 노이즈에 대해 bypass를 제공한다. R3는 WBG 전력 반도체의 빠른 스위칭 속도에 의한 노이즈와 보호 회로의 vs를 decoupling시킴으로써 스위칭 노이즈 내성을 향상시킨다.
그림 3. Theoretical analysis of noise immunity under different parameter values.
그림 3은 제안한 보호 회로의 파라미터에 따른 노이즈 내성(NSM)과 응답 속도(t)의 관계를 보여주며, R3는 단락 보호 회로가 동일한 응답 속도에서 더 높은 스위칭 노이즈 내성을 갖도록 한다.
(a) (b)
그림 4. Experimental waveforms of double pulse test. (a) turn-off transient. (b) turn-on transient.
그림 4는 스위칭 과도 상태에서 단락 보호 회로의 실험 파형을 보여준다. 과도 상태에서 드레인-소스 전압에 큰 dv/dt와 ringing이 발생하지만 보호 회로의 측정 전압은 거의 영향을 받지 않으며 강한 노이즈 내성을 보여준다.
그림 5. Experimental waveforms of the short-circuit test under 400 V dc voltage
그림 5는 단락 보호 실험 파형을 보여준다. 제안한 보호 회로는 회로 단락이 발생하였을 때 91 ns 안에 단락을 차단하였다. 즉, 제안한 단락 보호 회로는 WBG 전력 반도체의 스위칭 노이즈에 대한 강인한 내성과 동시에 빠른 단락 보호 속도를 갖는다.
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