DC Local Grid는 다수의 신재생 에너지원 기반 분산 전원, 에너지 저장장치 및 로컬 부하로 구성된 소규모 전력 시스템으로 직류로 운영하여 낮은 전력변환단계로 인한 높은 효율 및 별도의 무효전력이나 주파수 제어가 필요하지 않는 제어 단순성 등의 장점을 가진다. 이러한 DC Local Grid 운영 전략 중 분산 제어로 운영 시 선로 임피던스로 인한 전력 불균형과, 신재생에너지의 간헐성으로 인한 과도한 전력변동성이 발생하여 시스템을 운영하는데 불안정한 문제점을 가진다.
그림 1. Conventional control methods.
(a) SoC based droop control. (b) average voltage sharing control.
(c) ramp rate control.
그림 1은 앞선 문제점을 해결하기 위한 각각의 단일 기법들이다. SoC 기반 드룹 제어는 SoC에 따라 전압 레퍼런스를 조정하여 출력 전력을 조정한다. 이에 따라 DC Local Grid 내 2대 이상의 ESS로 운영 시 SoC 균등화를 달성할 수 있다. AVS 제어는 각 컨버터의 평균 출력 전압과 공칭 전압을 비교하여 옵셋 전압을 만들어 떨어진 전압을 보상할 수 있다. 출력 변동성 제어 기법은 과도한 출력변동성을 ESS의 충.방전을 통해 완화시킬 수 있다. 하지만 앞선 단일 기법들은 각 목적에 대해서만 해결 가능하며 동시에 모든 문제점을 해결할 수 없다.
그림 2. Proposed DC Local Grid distributed control
그림 2는 기존 단일 기법들을 통합하여 제안한 DC Local Grid 분산 제어 기법이다. 제안한 기법은 기존 단일 기법들의 장점을 모두 가져오기 위해 3가지 기법을 통합한 제어 구조를 개발했다. 이를 통해 선로 임피던스로 인한 전력 불균형 및 전압 강하와 신재생 에너지의 과도한 출력 변동성을 동시에 해결할 수 있다.
그림 3. Simulation results: SoC, active power, voltage
(a) Before applying control method (b) After applying control method
그림 3은 제안한 기법의 유효성을 검증하기 위해 ESS의 SoC와 ESS와 AC Grid의 출력 전력, 각 컨버터의 전압 파형을 나타낸다. ESS의 SoC는 제안한 기법을 적용하여 SoC 균등화를 달성하고, ESS의 안정영역 내로 동작한다. ESS와 AC Grid는 서로 간에 적절한 전력 분배를 달성하며, 각 ESS의 출력 전력이 균등화 되는 것을 확인할 수 있다. 각 컨버터의 전압은 제안한 기법을 적용했을 때, 1% 이내로 안정적인 운영이 유지됨을 확인하였다.
그림 4. Simulation results: Ramp rate limit
(a) Before applying control method (b) After applying control method
그림 4는 AC Grid로 나가는 출력 전력의 출력 변동성을 검증한 파형으로, 제안한 기법 적용 전에는 선정한 변동률인 10% 이외로 많이 위반되는 반면, 제안한 기법 적용 후에는 선정한 변동률 10% 이내로 많이 완화됨을 확인하였다.
그림 5. Comparison of voltage pu by PV power
그림 5는 제안한 기법 적용 전, 후의 신재생 에너지 수용률 비교를 위한 그래프로, 제안한 기법 적용 전은 신재생에너지 발전량인 약 30.71MW에서 전압 1.01pu를 초과하게 된다. 하지만 제안한 기법 적용 후, 신재생 에너지 발전량 약 48.08MW에서 전압 1.01pu 넘는 것을 확인하여 DC Local Grid 내에서 제안한 기법 적용 시 기존 기법 대비 수용률 약 56.56% 증가한 것을 확인했다.
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제 10차 전력수급기본계획에 따라 2036년 국내 서남해 지역인 전북 서남권에 2.4GW, 전남 신안에 8.2GW의 대규모 해상풍력단지가 조성될 계획이다. 해상풍력 연계 시 발전 변동성에 의해 단락비가 낮아지고, 전압 및 주파수가 불안정해지고, 계통의 불안정성이 증가하는 문제가 발생하게 된다. 부하와 발전기로 이루어진 기존 계통망은 전압과 주파수가 일정하게 유지되고 있는데 해상풍력단지가 기존 계통망과 연계 시 전압과 주파수가 불안정해지게 된다. 전압이 불안정해지는 부분은 STATCOM을 통해 주파수가 불안정해지는 부분은 ESS를 통해 해결가능하지만 STATCOM과 ESS를 합쳐놓은 E-STATCOM을 통해 위의 문제를 모두 해결 가능하다. 따라서, 해상풍력 연계 시 계통 안정화를 위해 E-STATCOM 모델 개발 및 검증이 필요로 하며 이에 대한 영향 평가를 위해 제 10차 DB기반의 해상풍력 연계 계통 모델링을 PSCAD로 진행하였다.
그림 1은 제안하는 E-STATCOM EMT 해석 모델이다. MMC STATCOM, DC/DC 컨버터, ESS로 구성된다.
그림 1. E-STATCOM EMT analysis model.
그림 2는 E-STATCOM의 제어 블록도를 나타내고 있다. E-STATCOM은 MMC STATCOM 제어부와 ESS 및 DC/DC 컨버터 제어부로 구성되어있다. MMC STATCOM 제어부는 AC 계통 전압 제어, DC단 계통 전압 제어, 전류 제어, 순환전류 제어, PLL 제어로 구성되어 있으며 ESS 및 DC/DC 컨버터 제어부는 주파수 피드백 제어와 유효전력 및 전류 제어로 이루어진 이중제어구조로 구성되어 있다.
그림 2. MMC STATCOM, ESS, and DC/DC converter control block diagram.
그림 3은 연계 모선 별 E-STATCOM의 연결 전 후의 결과를 보여준다. 그림 3-(a)는 전압 측면에서의 결과를 보여주며 그림 3-(b)는 주파수 측면에서의 결과를 보여준다.
그림 3. Each linked bus before and after E-STATCOM connection.
(a) Voltage. (b) Frequency.
그림 4는 부하 연결 시 보상 유효전력량에 따른 E-STATCOM의 연결 전 후의 결과를 보여준다. 그림 4-(a)는 전압 측면에서의 결과를 보여주며 그림 4-(b)는 주파수 측면에서의 결과를 보여준다.
그림 4. Fluctuation according to compensated active power of E-STATCOM at load connection.
(a) Voltage. (b) Frequency.
그림 5는 발전량에 따른 E-STATCOM의 연결 전 후의 결과를 보여준다. 그림 5-(a)는 전압 측면에서의 결과를 보여주며 그림 5-(b)는 주파수 측면에서의 결과를 보여준다. 위의 영향 평가 방법에 대한 방법론을 통해 E-STATCOM 이용에 대한 가이드를 제시하며 E-STATCOM을 통한 계통의 안정적인 운영을 달성하였다.
그림 5. Change before and after E-STATCOM connecion according to power generation.
(a) Voltage. (b) Frequency.
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최근 전력변환장치의 고효율화, 고밀도화로 인하여 스위칭 주파수가 점점 증가하고 있으며 이로 인한 EMI (Electromagnetic Interference) 전도 노이즈 문제가 심각해지고 있다. 일반적으로 EMI 전도 노이즈를 저감하기 위한 보편적인 방법은 EMI 필터의 적용이다. 그러나, 이러한 EMI 필터는 반복적인 실험 및 사양의 수정을 통해 설계 과정의 마지막 단계에서 최적화된다. 따라서, 이로 인한 비용 및 시간의 증가를 막기 위해서는 설계 과정의 초기 단계에서부터 전력변환장치의 EMI 전도 노이즈 특성을 해석하여 EMI 성능을 사전에 예측하는 방법이 필요하다. 한편, 이러한 EMI 필터의 크기가 전력밀도에 영향을 미치기 때문에 EMI 필터 없이 공통모드 노이즈를 저감하기 위한 다양한 방법들이 연구되고 있다.
표 1은 EMI 전도 노이즈를 해석하기 위한 수치 해석 기법인 유한 요소 기법 (FEM)과 부분요소 등가회로 (PEEC) 기법의 비교를 보여준다. FEM은 해석 정확도가 높지만 해석 시간이 오래 걸리고 Field 해석이기 때문에 시간영역 시뮬레이션에서는 해석이 불가능하다. 반면, PEEC 기법은 1GHz 이상에서는 해석 정확도가 떨어지지만 해석 시간이 짧고 Circuit 해석이기 때문에 시간영역 시뮬레이션에서 해석이 가능하다. 따라서, 150kHz에서 30MHz까지 시간 영역 시뮬레이션을 이용해 EMI 전도 노이즈를 해석하는 데엔 PEEC 기법을 사용하는 것이 더욱 효율적이다.
표 1
Numerical Analysis Techniques
그림 1은 EMI 전도 노이즈 해석을 위한 PEEC 기반 Semi-Bridgeless PFC의 EMI 해석 모델 구축의 순서도이다. 제안하는 순서도는 총 6단계로 구성되며 PEEC 기법을 사용해 Semi-Bridgeless PFC의 실제 실험 환경과 기생성분과 관련된 요소를 고려한다.
그림 1. EMI analysis model construction flowchart.
그림 2는 EMI 해석 모델 구축의 순서에 따라 구축된 통합 시뮬레이션 모델을 보여준다.
그림 2. Semi-bridgeless PFC integrated simulation model.
이러한 통합 시뮬레이션 모델은 CrM 제어의 주파수를 낮춰 주파수를 전반적으로 성형한 제어 기법인 FSM (Frequency Shaping Method) 제어를 한다. 그림 3은 FSM 제어를 위한 전압제어기와 전류제어기의 구성을 보여준다. FSM 제어기법의 구현을 위해 Closed loop 회로 구성을 적용하였다.
그림 3. Simulation controller. (a) Voltage controller. (b) Current controller.
그림 4는 EMI 해석 결과이다. 실제 측정한 EMI 전도 노이즈 Peak 값과 통합 시뮬레이션 모델의 EMI 전도 노이즈 Peak 값의 추이가 유사하고 150kHz – 30MHz 전 대역에서 Peak 값 기준 79% 이상의 정확도를 확보함에 따라 실측과 시뮬레이션 간 좋은 상관관계가 도출된 것을 확인할 수 있다.
그림 4. EMI conduction noise results between measurement and simulation.
그림 5-(a)는 공통모드 노이즈 저감의 예로 추가적인 EMI 필터의 크기 증가 없이 공통모드 노이즈를 저감할 수 있는 Inverse coupling inductor model의 모습을 보여준다. 그림 5-(b)는 Inverse coupling inductor model을 등가회로 변환한 결과를 보여주며 그림 5-(c)는 그림 5-(b)를 Y-delta 네트워크 변환한 결과를 보여준다. Y-delta 네트워크 변환을 통해 π 네트워크 회로를 얻을 수 있다.
그림 5. (a) Inverse coupling inductor model.
(b) Inverse coupling inductor model equivalent circuit.
(c) Inverse coupling inductor model π network circuit.
그림 6은 Semi-Bridgeless PFC를 공통모드 노이즈 단순화 모델로 구축한 후 Inverse coupling inductor 모델의 π 네트워크 회로를 적용한 모습을 보여준다. 이때, π 네트워크 회로의 오른쪽 Leg의 음의 커패시터와 커패시터 CS1 (CS2)이 병렬이 된다. 따라서, 두 커패시터의 정전용량이 같다면 커패시터의 효과가 상쇄될 수 있다. 이때, CS1 (CS2)은 스위치와 방열판 사이의 기생 커패시터이기 때문에 공통모드 노이즈의 경로를 유발하며 이러한 커패시터의 효과를 상쇄한다면 공통모드 노이즈를 저감할 수 있다.
그림 6. Inverse coupling inductor model application.
그림 7은 공통모드 노이즈 저감을 검증하기 위해 그림 2의 Semi-Bridgeless PFC의 통합 시뮬레이션 모델에 Inverse coupling inductor model를 적용한 결과를 보여준다. Inverse coupling inductor 모델을 적용했을 때 4MHz 부근을 제외한 전반적인 대역에서 공통모드 노이즈의 저감이 확인됐으며 특히, 30MHz 부근의 고주파 대역에서는 공통모드 노이즈가 최대 20dBμV 감소하는 것을 확인하였다.
그림 7. Performance verification results of common-mode noise reduction techniques.
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현대 전력전자 산업에서는 DC-DC 컨버터가 다양한 분야에 적용되고 있다. 이 중LLC 공진형 컨버터는 영-전압 스위칭 (ZVS), 영-전류 스위칭 (ZCS)를 통해 높은 효율을 달성할 수 있다. LLC 공진형 컨버터에서 변압기는 입력과 출력사이의 절연, 공진 네트워크를 통한 높은 승압비를 달성할 수 있지만 입력전류의 크기, 많은 턴 수, 손실 등의 이유로 컨버터의 구성요소 중 가장 큰 부피를 차지한다. 이러한 컨버터의 고밀도화를 달성하기 위해서는 변압기의 최적설계가 필요하다.
그림 1-(a)는 기존 자기등가 모델은 자속의 이동경로를 직각으로 고려해 인덕턴스 예측의 정확하지 않다는 단점을 가진다. 그림 1-(b)는 유한요소해석 시뮬레이션을 통한 자속의 이동경로를 보여준다. 코너 부분에서의 실제 자속의 이동경로를 고려하면 더 정확한 인덕턴스 예측이 가능하다. 그림 1-(b)는 곡선화된 자속의 이동경로를 반영한 향상된 자기등가 모델을 보여준다.
그림 1. (a) Conventional magnetic flux path model.
(b) Actual magnetic flux path using FEA simulation. (c) Actual magnetic flux path model.
프린징 효과는 코어의 유효 단면적을 증가시켜 인덕턴스 예측 정확성을 저하시키는 주요 원인으로 이를 고려하는 것은 중요하다. 그림 2는 프린징 효과를 고려하기 위한 해석 모델을 보여준다.
그림 2. Fringing effect flux path model in EE core.
그림 3은 실제 자속의 이동경로와 프린징 효과를 고려한 향상된 자기등가 모델을 보여준다. 이를 이용해 인덕턴스 예측의 정확도를 향상시킬 수 있다.
그림 3. Magnetic equivalent model considering actual magnetic flux and fringing effect.
그림 4는 제안한 자기등가 모델의 정확한 인덕턴스 예측의 유효성 검증을 위해 기존 방법과 제안하는 방법을 실제 측정값과 비교한 결과를 보여준다. 그림 4-(a)는 공극 0.6mm에서 인덕턴스 측정 결과를 보여주며 그림 4-(b)는 공극 0.8mm에서 인덕턴스 측정 결과를 보여줍니다. 공극 0.6mm에서 평균 오차율 21.33%에서 7.88%로 감소하였고, 공극 0.8mm에서 평균 오차율 27.04%에서 9.58%로 감소하였다. 이를 통해 향상된 인덕턴스 예측 정확성을 확인하였다.
그림 4. Magnetizing inductance value according to the primary turn ratio and air gap.
(a) air gap = 0.6 mm. (b) air gap = 0.8 mm.
그림 5는 제안하는 변압기 최적 설계 기법 Flowchart이다. 제안하는 Flowchart는 총 8단계로 구성되며 변압기 부피, 손실, 자속 포화 등 효율과 전력밀도, 신뢰성과 관련된 요소를 고려한다.
그림 5. Flowchart for proposed optimal transformer design technique.
그림 6은 제안하는 변압기 최적설계 기법을 적용한 결과이다. 최적 설계점이 모여 있는 Pareto-front를 얻어내는데 약 10,000개의 평가를 진행하였고, 시간은 20초 정도 소요된다. 이를 통해 최적 설계점을 빠른 시간 안에 얻을 수 있음을 확인하였다.
그림 6. Result of proposed optimal transformer design technique.
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Silicon carbide (SiC) 및 gallium nitride (GaN)과 같은 wide bandgap (WBG) 전력 반도체의 높은 임계 전계에 따른 낮은 도통 저항, 빠른 스위칭 장점은 전력변환장치의 높은 효율과 우수한 전력밀도의 구현을 가능케 하고 있다.그러나 WBG 전력 반도체는 Si 전력 반도체와 비교하여 짧은 short-circuit withstand time (SCWT)을 갖기 때문에 단락 보호에 어려움을 겪고 있다. SiC 전력 반도체의 SCWT는 보통 수 μs이며, GaN 전력 반도체는 수백 ns의 짧은 SCWT을 갖는다. 따라서 WBG 전력 반도체가 다양한 전력변환 응용분야에서 신뢰성을 확보하기 위해서는 빠른 단락 보호가 중요하다.
그림 1. Proposed gate-voltage-driven desaturation short-circuit protection circuit.
그림 1은 discrete 소자에 적용된 제안한 게이트 전압 구동형 desaturation 단락 보호 회로를 나타낸다. 제안한 단락 보호 회로는 3개의 저항 (R1, R2, R3), 3개의 다이오드 (D1, D2, D3), 커패시터 C1 그리고 비교기로 구성된다. 회로 단락이 발생하여 드레인 전류가 증가하면 드레인-소스 전압이 또한 증가하게 되는데, 이때 보호 회로의 측정 전압 vs이 기준 전압 V*를 초과하게 되면 회로 단락이 검출된다.
(a) (b)
그림 2. Key waveform of proposed protection circuit during switching transients (a) turn-off transient. (b) turn-on transient.
그림 2는 스위칭 과도 상태에서 제안한 단락 보호 회로의 동작을 보여준다. Turn-on 과도상태에서 드레인-소스 전압의 방전 이후 발생하는 ringing은 보호 회로의 측정 전압에 oscillation을 유발하며, turn-off 과도상태에선 드레인-소스 전압의 dv/dt가 측정 전압에 전압 상승을 유발한다. 그러나 제안한 회로의 D2는 C1의 방전 경로를 제공함과 동시에 turn-off 스위칭 노이즈에 대해 bypass를 제공한다. R3는 WBG 전력 반도체의 빠른 스위칭 속도에 의한 노이즈와 보호 회로의 vs를 decoupling시킴으로써 스위칭 노이즈 내성을 향상시킨다.
그림 3. Theoretical analysis of noise immunity under different parameter values.
그림 3은 제안한 보호 회로의 파라미터에 따른 노이즈 내성(NSM)과 응답 속도(t)의 관계를 보여주며, R3는 단락 보호 회로가 동일한 응답 속도에서 더 높은 스위칭 노이즈 내성을 갖도록 한다.
(a) (b)
그림 4. Experimental waveforms of double pulse test. (a) turn-off transient. (b) turn-on transient.
그림 4는 스위칭 과도 상태에서 단락 보호 회로의 실험 파형을 보여준다. 과도 상태에서 드레인-소스 전압에 큰 dv/dt와 ringing이 발생하지만 보호 회로의 측정 전압은 거의 영향을 받지 않으며 강한 노이즈 내성을 보여준다.
그림 5. Experimental waveforms of the short-circuit test under 400 V dc voltage
그림 5는 단락 보호 실험 파형을 보여준다. 제안한 보호 회로는 회로 단락이 발생하였을 때 91 ns 안에 단락을 차단하였다. 즉, 제안한 단락 보호 회로는 WBG 전력 반도체의 스위칭 노이즈에 대한 강인한 내성과 동시에 빠른 단락 보호 속도를 갖는다.
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