현대 전력전자 산업에서는 DC-DC 컨버터가 다양한 분야에 적용되고 있다. 이 중LLC 공진형 컨버터는 영-전압 스위칭 (ZVS), 영-전류 스위칭 (ZCS)를 통해 높은 효율을 달성할 수 있다. LLC 공진형 컨버터에서 변압기는 입력과 출력사이의 절연, 공진 네트워크를 통한 높은 승압비를 달성할 수 있지만 입력전류의 크기, 많은 턴 수, 손실 등의 이유로 컨버터의 구성요소 중 가장 큰 부피를 차지한다. 이러한 컨버터의 고밀도화를 달성하기 위해서는 변압기의 최적설계가 필요하다.
그림 1-(a)는 기존 자기등가 모델은 자속의 이동경로를 직각으로 고려해 인덕턴스 예측의 정확하지 않다는 단점을 가진다. 그림 1-(b)는 유한요소해석 시뮬레이션을 통한 자속의 이동경로를 보여준다. 코너 부분에서의 실제 자속의 이동경로를 고려하면 더 정확한 인덕턴스 예측이 가능하다. 그림 1-(b)는 곡선화된 자속의 이동경로를 반영한 향상된 자기등가 모델을 보여준다.
그림 1. (a) Conventional magnetic flux path model.
(b) Actual magnetic flux path using FEA simulation. (c) Actual magnetic flux path model.
프린징 효과는 코어의 유효 단면적을 증가시켜 인덕턴스 예측 정확성을 저하시키는 주요 원인으로 이를 고려하는 것은 중요하다. 그림 2는 프린징 효과를 고려하기 위한 해석 모델을 보여준다.
그림 2. Fringing effect flux path model in EE core.
그림 3은 실제 자속의 이동경로와 프린징 효과를 고려한 향상된 자기등가 모델을 보여준다. 이를 이용해 인덕턴스 예측의 정확도를 향상시킬 수 있다.
그림 3. Magnetic equivalent model considering actual magnetic flux and fringing effect.
그림 4는 제안한 자기등가 모델의 정확한 인덕턴스 예측의 유효성 검증을 위해 기존 방법과 제안하는 방법을 실제 측정값과 비교한 결과를 보여준다. 그림 4-(a)는 공극 0.6mm에서 인덕턴스 측정 결과를 보여주며 그림 4-(b)는 공극 0.8mm에서 인덕턴스 측정 결과를 보여줍니다. 공극 0.6mm에서 평균 오차율 21.33%에서 7.88%로 감소하였고, 공극 0.8mm에서 평균 오차율 27.04%에서 9.58%로 감소하였다. 이를 통해 향상된 인덕턴스 예측 정확성을 확인하였다.
그림 4. Magnetizing inductance value according to the primary turn ratio and air gap.
(a) air gap = 0.6 mm. (b) air gap = 0.8 mm.
그림 5는 제안하는 변압기 최적 설계 기법 Flowchart이다. 제안하는 Flowchart는 총 8단계로 구성되며 변압기 부피, 손실, 자속 포화 등 효율과 전력밀도, 신뢰성과 관련된 요소를 고려한다.
그림 5. Flowchart for proposed optimal transformer design technique.
그림 6은 제안하는 변압기 최적설계 기법을 적용한 결과이다. 최적 설계점이 모여 있는 Pareto-front를 얻어내는데 약 10,000개의 평가를 진행하였고, 시간은 20초 정도 소요된다. 이를 통해 최적 설계점을 빠른 시간 안에 얻을 수 있음을 확인하였다.
그림 6. Result of proposed optimal transformer design technique.
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Silicon carbide (SiC) 및 gallium nitride (GaN)과 같은 wide bandgap (WBG) 전력 반도체의 높은 임계 전계에 따른 낮은 도통 저항, 빠른 스위칭 장점은 전력변환장치의 높은 효율과 우수한 전력밀도의 구현을 가능케 하고 있다.그러나 WBG 전력 반도체는 Si 전력 반도체와 비교하여 짧은 short-circuit withstand time (SCWT)을 갖기 때문에 단락 보호에 어려움을 겪고 있다. SiC 전력 반도체의 SCWT는 보통 수 μs이며, GaN 전력 반도체는 수백 ns의 짧은 SCWT을 갖는다. 따라서 WBG 전력 반도체가 다양한 전력변환 응용분야에서 신뢰성을 확보하기 위해서는 빠른 단락 보호가 중요하다.
그림 1. Proposed gate-voltage-driven desaturation short-circuit protection circuit.
그림 1은 discrete 소자에 적용된 제안한 게이트 전압 구동형 desaturation 단락 보호 회로를 나타낸다. 제안한 단락 보호 회로는 3개의 저항 (R1, R2, R3), 3개의 다이오드 (D1, D2, D3), 커패시터 C1 그리고 비교기로 구성된다. 회로 단락이 발생하여 드레인 전류가 증가하면 드레인-소스 전압이 또한 증가하게 되는데, 이때 보호 회로의 측정 전압 vs이 기준 전압 V*를 초과하게 되면 회로 단락이 검출된다.
(a) (b)
그림 2. Key waveform of proposed protection circuit during switching transients (a) turn-off transient. (b) turn-on transient.
그림 2는 스위칭 과도 상태에서 제안한 단락 보호 회로의 동작을 보여준다. Turn-on 과도상태에서 드레인-소스 전압의 방전 이후 발생하는 ringing은 보호 회로의 측정 전압에 oscillation을 유발하며, turn-off 과도상태에선 드레인-소스 전압의 dv/dt가 측정 전압에 전압 상승을 유발한다. 그러나 제안한 회로의 D2는 C1의 방전 경로를 제공함과 동시에 turn-off 스위칭 노이즈에 대해 bypass를 제공한다. R3는 WBG 전력 반도체의 빠른 스위칭 속도에 의한 노이즈와 보호 회로의 vs를 decoupling시킴으로써 스위칭 노이즈 내성을 향상시킨다.
그림 3. Theoretical analysis of noise immunity under different parameter values.
그림 3은 제안한 보호 회로의 파라미터에 따른 노이즈 내성(NSM)과 응답 속도(t)의 관계를 보여주며, R3는 단락 보호 회로가 동일한 응답 속도에서 더 높은 스위칭 노이즈 내성을 갖도록 한다.
(a) (b)
그림 4. Experimental waveforms of double pulse test. (a) turn-off transient. (b) turn-on transient.
그림 4는 스위칭 과도 상태에서 단락 보호 회로의 실험 파형을 보여준다. 과도 상태에서 드레인-소스 전압에 큰 dv/dt와 ringing이 발생하지만 보호 회로의 측정 전압은 거의 영향을 받지 않으며 강한 노이즈 내성을 보여준다.
그림 5. Experimental waveforms of the short-circuit test under 400 V dc voltage
그림 5는 단락 보호 실험 파형을 보여준다. 제안한 보호 회로는 회로 단락이 발생하였을 때 91 ns 안에 단락을 차단하였다. 즉, 제안한 단락 보호 회로는 WBG 전력 반도체의 스위칭 노이즈에 대한 강인한 내성과 동시에 빠른 단락 보호 속도를 갖는다.
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